分析数週間前、El RegがIBMが8月末のHot Chipsカンファレンスで将来のPower7+およびSystem zNextプロセッサーについて発表を開始する準備をしているとお伝えしました。私も皆さんと同様、どのベンダーの将来のプロセッサーについても情報を得るのが待ちきれないタイプで、これらのチップについてできるだけ早く情報を集めたいと思っています。なぜなら、できるだけ早く、できるだけ多くの情報を得ることは興味深く、役に立つからです。
私もインターネットでプロセッサのロードマップなどを探すのが好きで、時々、少なくとも特定のテクノロジーには将来があることを確信させてくれるものを見つけます。この場合、Power プロセッサと、それをコンピューティング エンジンとして利用している IBM i、AIX、Linux システムです。
Power Systemsへの投資について、ちょっとした情報を見つけました。IBMドイツでPower Systemsのプロダクトマネージャーを務めるピーター・ニムズ氏が2011年2月に発表したプレゼンテーション（PDF）によると、IBMは過去3年半でPower7システムに32億ドルを投資したとのことです。これは、年間総売上高が35億ドルから45億ドルの製品ラインに対して、年間平均9億1500万ドルに相当し、かなり巨額の投資です。この投資には、チップ設計、Power Systems部門のチップ製造開発にかかる諸経費、そして実際のサーバーエンジニアリングも含まれているのは間違いありません。
IBMはPowerプロセッサとメインフレームプロセッサの長期的なロードマップをもっと公開すべきだったかもしれないが、現在UNIX業界の主要プレーヤーであるIBMは、そうする必要性を感じていない。一方、かつてのUNIXリーダーであるサン・マイクロシステムズを買収したオラクルは、SPARCアーキテクチャへのコミットメントを示すロードマップを公開する必要がある。ヒューレット・パッカードは、UNIXと独自システムの将来を、長年にわたりItaniumの開発と製造を継続するためにインテルに資金を提供してきたとみられるインテルと、将来のItaniumプロセッサ上で現行および将来のソフトウェアをサポートしないことでItaniumに深刻な打撃を与えてきたオラクルに大きく委ねてきた。
Power7+ は今年末頃に登場し、ニューヨーク州イーストフィッシュキルの IBM チップ工場で 32 ナノメートル プロセスを使用して実装されることがわかっています。
2011年夏頃のIBMのPowerロードマップ（クリックして拡大）
ロードマップからわかるように、Power7からPower7+への移行には、45ナノメートルからのプロセス縮小が伴います。つまり、IBMは同じ面積にさらに多くのトランジスタを詰め込んだり、チップを若干縮小したりして、プロセッサーのサイクルタイムも短縮できるということです。上のロードマップからわかるように、IBMは、より高速なクロック、非常に大きなキャッシュ、および特定のワークロードのパフォーマンスを向上させるアクセラレーターを約束していますが、Power7チップですでに売り込んでいる4、6、および8コアのバリアント以上のものを約束しているわけではありません。そして、2013年末または2014年初頭頃にPower8に移行することで、IBMは22ナノメートルプロセスに移行し、コア数の増加、信頼性の強化（おそらく予備コアも含む）、アクセラレーターの強化、および第4世代の同時マルチスレッディングを追加する予定です。 IBM が Power8 チップでコア当たり 4 スレッドから 8 スレッドに移行するとは想像しにくいが、Sun と Oracle は Sparc T シリーズ チップでそれを実現し、並列ワークロードのスレッド数増加によるメリットを得た。
以前にも述べたように、IBMはPower7+チップのクロック速度を25～30%向上させると予想しています。最上位機種は5GHz以上で動作し、System zEnterprise 114および196マシンで使用されている現行のz11エンジン（5.2GHzで動作するクアッドコアチップ）と同等の速度になります。これはあくまで私の推測ですが、シングルスレッド性能が重要なワークロードは数多く存在し、IBMがX86やSparcといったライバルに対する優位性を維持したいのであれば、これらの顧客を忘れるわけにはいきません。
IBMがオンチップ組み込みDRAMキャッシュのサイズをどの程度まで拡大するかは不明でしたが、IBM DeveloperWorksサイト（PDF）に掲載されているこのパフォーマンス資料によると、L3キャッシュのサイズはPower7チップではローカルコアセグメントあたり4MB（合計32MB）でしたが、Power7+チップではコアあたり10MB（合計80MB）に拡大されます。Power7+のコア数がチップあたり最大8個のままであれば、L3キャッシュは80MBとなり、これは非常に大きな容量となり、Intelが8コアのXeon E5-2600チップに搭載できる容量の4倍に相当します。（Power7+のコア数は8個のままですが、これについては後ほど説明します。）
要点は、キャッシュとクロックの組み合わせにより、Power7 と比較して、Power7+ チップのシングルスレッドおよびマルチスレッド パフォーマンスが大幅に向上する可能性があるということです。どの程度向上するかはまだわかりませんが、Power6 から Power7 への移行によるパフォーマンスの向上は想像するよりもはるかに大きく、これは主に、eDRAM キャッシュがチップ上に移行し、Power6 および Power6+ チップの外部 L3 キャッシュ (36MB) とほぼ同じ容量になったことによるものです。もちろん、キャッシュが大きくなればキャッシュ ミスが少なくなり、結果として SMT の利点が低くなる可能性があります。これは、マルチスレッド化では、キャッシュ ミスが発生したときに CPU のストール時間を利用するためです。これは適切なトレードオフであり、オンチップ L3 キャッシュを増強しなければ、チップ メーカーはそれを常に行わないでしょう。
