インテルは、すべてが計画通りに進んでいるかのように、10nm Tiger Lakeラップトップ向けシステムオンチップを宣伝している。

Intel は、Willow Cove CPU コアといわゆる SuperFin 10nm トランジスタを搭載した、ラップトップに適した Tiger Lake システムオンチップ ファミリーを含む、第 11 世代 Core テクノロジーの詳細を明らかにしました。

10nmプロセスでの長年の停滞の後、チップメーカーの7nmプロセス生産計画が遅れているにもかかわらず、AMDからの信頼できる競争、将来のコンポーネントには外部ファウンドリーが必要になる可能性があるという認識、そして最高エンジニアリング責任者のベンカタ・「ムルシー」・レンダチンタラ氏の急な解任にもかかわらず、インテルのチーフアーキテクトであるラジャ・コドゥリ氏は、火曜日の記者会見で、半導体の巨人には何か違うことをする理由はないかのように語った。

コドゥリ氏は、2018年に示した「6本の柱」構想（ムーアの法則で説明されたトランジスタの倍増ではもはや十分ではないことを認めたもの）を思い出し、インテルは現状維持を主張した。

「本日、私たちの建築ビジョンは変わっていないことをお伝えできて大変嬉しく思います」と彼は述べた。「実際、私たちはこのビジョンの実現を加速させるために懸命に取り組んできました。」

インテルによると、Tiger Lakeプロセッサはすでに生産中で、顧客への出荷も開始されており、来たるクリスマス商戦に向けてノートパソコン向け製品に搭載される見込みです。正式リリースは9月2日の予定で、このファミリーはChipzillaの10nmノートPC向けチップ「Ice Lake」シリーズに取って代わることになります。

この汎用チップファミリーは、IntelのFinFETを改良したSuperFinを採用しています。10nmトランジスタ設計には、MIM（金属・絶縁体・材料）容量を5倍に増加させるSuper MIMコンデンサが組み込まれています。MIMコンデンサは性能向上に有効であり、Intel独自の技術ではありません。例えば、TSMCは5nmノードで超高密度MIMコンデンサを採用する予定です。

「業界標準と比較すると、同一フットプリント内で5倍の静電容量を実現し、電圧低減を実現することで製品性能を劇的に向上させます」と、インテルフェロー兼インターコネクト技術・統合担当ディレクターのルース・ブレインは述べています。「これは、他のメーカーの現状の能力をはるかに凌駕する業界初の技術です。」

Intel は、Tiger Lake の 10nm はノード内ステップ (Tiger Lake は改良された 10nm プロセスを使用しており、その前身である Ice Lake も 10nm) であるものの、設計の変更によって、フルノードの変更 (たとえば、14nm から 10nm への移行はフルノードの変更) と同等のパフォーマンス向上がもたらされると主張しています。

ブレイン氏によると、インテルはSuperFinプロセッサをデータセンター顧客のニーズに合わせてさらに改良し、来年にはサーバーグレードの10nmプロセスで提供することを目指しているという。「サーバーは、チップ全体で共有する必要がある大量のデータに対する機能強化の恩恵を受けます」とブレイン氏は述べた。「そのため、ノード間のパフォーマンスを向上させるためにトランジスタの最適化を継続するだけでなく、インターコネクト層の最適化によってメタルスタックの改善にも注力し、CPUとGPU向けのデータセンター規模のファブリックをより容易にルーティングできるようにしました。」

金型の梱包

インテルのパッケージング技術の進歩、つまり複数のダイと多層の電子部品を1つのチップパッケージに詰め込む方法についても議論されました。「最終的に当社のパッケージング技術は、高密度化と低消費電力化を実現し、モノリシックSoCと同等、あるいはそれ以上の機能を持つチップレットを1つのパッケージで接続することを可能にすることを目指しています」と、インテルの製品・プロセス統合グループのシニアプリンシパルエンジニア、ラムネ・ナギセッティ氏は述べています。

彼女はまた、インテルのLakefieldハイブリッドプロセッサが、Foveros 3Dスタッキング技術を採用した最初の製品であると指摘した。この技術は、IOチップセットを含む22nmベース上に搭載された10nm CPUコアとGPUコアの上にRAMを文字通り積み重ね、すべてを1つのパッケージに収めることから名付けられた。Lakefieldがハイブリッドと呼ばれるのは、Armのbig.LITTLEアーキテクチャに似た、1つの大きなSunny Cove CPUコアと4つの小さなTremont Atomコアを使用しているためである。つまり、小型で低消費電力のコアはほとんどの時間コードを実行し、より大きく電力を消費するコアは、必要に応じて高負荷の作業を処理する。

一方、Intel のハイブリッド アーキテクチャの次期バージョンである Alder Lake では、ワット当たりの性能をさらに向上させることを目的に、Chipzilla の 10nm 大型 Golden Cove と小型 Gracemont CPU コアを統合すると予想されています。

Tiger Lakeはハイブリッドではなく、1種類のCPUコアのみを使用しています。具体的には、4つのWillow Cove CPUコアを搭載しており、各コアは再設計された1.25MBの中間レベルキャッシュと、リターン、コール、ジャンプといった脆弱性を悪用したプログラミングをブロックするIntelのControl Flow Enforcement Technology（CEF）を備えています。Willow CoveはSunny Coveをベースにしています。

「Willow Coveは、より優れた性能、より高速でより効率的な設計により、TDP（熱設計電力）制限下での性能向上だけでなく、あらゆる面で制約のない性能においても、CPUの世代を超えた性能向上を実現します」と、インテルのクライアントエンジニアリンググループ担当副社長、ボイド・S・フェルプス氏は述べています。「Willow Coveは、VF（電圧周波数）曲線の全範囲を最適化するように設計されています。」

Intel によると、Tiger Lake の注目点は次のとおりです。

• 10nm SuperFinテクノロジーの進歩を活用し、Sunny Coveと比べて大幅に動作周波数が向上した4つの新しいWillow Cove CPUコアを搭載しています。Intelのグラフを信じるなら、4.5GHz以上です。重要なのは、同じ電圧レベルでWillow CoveをSunny Coveよりも高い動作周波数で動作させることができることです。
• 最大96個の実行ユニット（EU）を搭載した新しいXe-LPグラフィックプロセッサは、ワットあたりのパフォーマンス効率が大幅に向上しているようです。3.8MBのL3キャッシュを搭載しています。
• 電力管理 - コヒーレント ファブリックにおける自律的な動的電圧周波数スケーリング、完全に統合された電圧レギュレータの効率の向上。
• ファブリックとメモリ – コヒーレントファブリック帯域幅が2倍に増加。このファブリックはデュアルリング構造に配置され、約86GB/秒のメモリ帯域幅を実現。LP4x-4267、DDR4-3200、LP5-5400の検証済みサポートも搭載。RAM暗号化もサポート。
• Gaussian Network Accelerator (GNA) 2.0専用処理エンジンは、CPUから低消費電力のニューラル推論処理をオフロードします。GNAでは、CPUコア（ノイズ抑制ワークロード実行時）と比較してCPU使用率が約20%低くなります。
• IO – ポートごとに最大 40Gb/s の転送速度を実現する Thunderbolt 4 および USB4 を統合。プラットフォーム ハブではなく CPU ダイに PCIe Gen 4 を統合し、低レイテンシ (約 100ns 節約)、高帯域幅 (8GB/s) のデバイスからメモリへのアクセスを実現します。
• ディスプレイ – 複数の高解像度ディスプレイに対応するメモリへの最大64GB/秒のアイソクロナス帯域幅。サービス品質を維持するために、メモリへの専用ファブリックパスを備えています。
• IPU6 – 4K30 ビデオ、27MP 画像、最大 4K90 および 42MP 画像アーキテクチャ機能を備えた最大 6 個のセンサー。

チップスとビット

シリコン・シフターによると、インテルのサーバーグレード・プロセッサ「Ice Lake」は、同社初の10nmプロセスXeonで、2020年末にデータセンターに投入される予定だ。同プロセッサは、メモリ全体の暗号化、PCIe Gen 4、そして暗号化処理を高速化できる命令セットを備えた8つのメモリチャネルを搭載している。

Sapphire Rapidsは、アルゴンヌ国立研究所向けに開発中のエクサスケール・スーパーコンピュータ・システムAuroraの主力となる10nmチップの次世代であり、強化されたSuperFinテクノロジーをベースとしており、DDR5、PCIe Gen 5、Compute Express Link 1.1を搭載する予定です。最初の製品出荷は2021年後半に予定されています。

Intel は、モバイル プラットフォーム向けの Xe-LP グラフィック マイクロアーキテクチャにも着手しました。このアーキテクチャでは、EU が 64 から 96 に増加しただけでなく、新しい DX11 パスや、より最適化されたコンパイラなどのドライバーの機能強化も行われています。

「ハードウェアとソフトウェアの設計効率を最大化するために、コンパイラに変更を加えました。その重要な例の一つがソフトウェアスコアボードへの移行です」と、Intel アーキテクチャ、グラフィックス、ソフトウェア担当副社長のリサ・ピアース氏は述べています。「レジスタ依存関係のチェックの一部をコンパイラに移行しました。これにより、ハードウェアスレッド制御ロジックを簡素化し、ゲート数を削減し、結果として電力効率を向上させることができました。」

Chipzillaはメディアブリーフィングで、来年発売予定のマルチタイルGPU「Xe-HP」チップのデモも行いました。同社はこれを「PCIeカード上のメディアスーパーコンピュータ」と表現しています。また、GDDR6をベースにゲーム向けに最適化されたマイクロアーキテクチャ「Xe-HPG」についても説明しました。こちらも来年の出荷開始が予定されています。さらに、Xeアーキテクチャをベースにしたデータセンター向けGPU「Intel Server GPU (SG1)」についても言及しました。これは今年後半に顧客への出荷が予定​​されています。

ムーア・インサイツ・アンド・ストラテジーの社長兼主席アナリスト、パトリック・ムーアヘッド氏は、インテルがCPUのユニット市場シェアをいくらか失っていること、7nmの遅延、予想を上回る財務実績などを背景に、楽観​​的な見方ができる理由があると述べた。

「同社は明らかな製造上の問題を無視せず、同時にアーキテクチャー的にトップに返り咲く可能性があると信じる理由を示したので、同社の将来については明るい見通しを持っている」と、同氏はThe Registerへの電子メールで述べた。

ムーアヘッド氏は、Tiger LakeはIntelが実際に6本の柱戦略を実現したように見えると述べた。「Willow CoveによってCPUコアのスケーリングだけで13～25%の性能向上が見込めることを示しており、GPUとML（機械学習）の性能ではさらに大幅なスケーリングが見られるだろう」と同氏は述べた。

「MLではソフトウェアが非常に重要になります。新しい機能を実際に活用できるソフトウェアについて、詳細がわかるのを楽しみにしています。」

ムーアヘッド氏は、Tiger Lakeが現時点でAMDチップとどう比較されるかはまだ不明だが、IntelはTiger Lakeをかなりうまくスケールアップし、必要に応じて新技術を追加してきたようだと述べた。チップの設計とパッケージングの未来は、様々な企業のチップレットを1つの3Dパッケージに統合することにあると彼は述べた。「Intelは非常に有能であり、おそらく現時点ではリードしているだろうと確信している」と同氏は述べた。

これは長期的な戦略であり、業界の転換期です。Lakefieldは将来の多くの設計を代表するものではありません。電力と帯域幅のパッケージコミットメントは魅力的であり、最も印象的でした。®