ムーアのいわゆる法則は今のところほぼ消滅し、トランジスタの小型化はより困難になっているため、今日の主流は、シリコンの同一領域にさらに多くの小型トランジスタを詰め込むのではなく、複数のダイをチップ パッケージに詰め込むことです。
多数のコアとトランジスタを単一のダイに詰め込むのは、信頼性を確保する上で非常に骨の折れる作業です。そのため、最近のプロセッサは、複数の小さなダイを1つの大きなパッケージにまとめた集合体へと進化しています。
そのため、Intel はこれらの小型の「チップレット」からカスタムチップを構築することに将来性を見出し、それを実現するために開発した相互接続テクノロジの詳細を明らかにしました。
Omni-Directional Interconnect (ODI)と呼ばれるこの技術は、単一の集積回路パッケージ内で積み重ねられた複数のチップレット間の通信を可能にする。これにより、Chipzillaは交換可能な部品のリストから製品を迅速に組み立てることができるようになる。
この分野では Intel だけが参入しているわけではないことに注意してください。AMD も TSMC が製造したチップレットをプロセッサに採用する方向に進んでいます。
インテルはまた、今年初めに発表された3Dスタッキング技術であるFoverosとEmbedded Multi-die Interconnect Bridge (EMIB)を使用して、より高性能なシリコンを作成する方法についても詳細を明らかにした。
チップのパッケージングは、それほど魅力的ではない、基本的なものです。CPU、GPU、FPGA のコア数と周波数は誰もが知りたがりますが、シリコンのスラブをマザーボードにマウントして電力を供給する方法を定義するテクノロジに興味を持つ人はほとんどいません。
インテルは、将来のチップを、容易に入手可能な部品から特定のタスク向けに組み立てられるモジュール構造と捉えています。これを実現するには、複数のシリコンダイをパッケージに組み込むことが不可欠です。
「当社のビジョンは、チップとチップレットをパッケージ内で接続し、モノリシック・システム・オン・チップの機能性に匹敵するリーダーシップ技術を開発することです」とインテルの組立・テスト技術開発担当副社長、ババク・サビ氏は火曜日に説明した。
「異種アプローチにより、当社のチップ設計者は、新しいデバイス フォーム ファクターで IP ブロックとプロセス テクノロジをさまざまなメモリや I/O 要素と組み合わせて使用できる、これまでにない柔軟性を獲得しました。」
ODI を使用すると、上部のチップはパッケージ内の他のチップレットと水平方向に通信でき、垂直方向の通信は、下のベースダイのシリコン貫通ビア (TSV) によって保証されます。
Intelによると、ODIは従来のTSVよりもはるかに大きなビアを利用するため抵抗が低く、パッケージ基板からトップダイに直接電力を供給できます。また、より高い帯域幅と低いレイテンシも実現します。
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同時に、このアプローチにより、ベース ダイに必要な TSV の数が削減され、アクティブ トランジスタ用の領域が広く確保されるか、ダイ サイズの縮小につながります。
Intelはまた、Stratix FPGAで現在使用されているAdvanced Interface Bus (AIB)規格の代替として、MDIOと呼ばれる新しいダイツーダイインターフェースを開発しました。MDIOは、AIBの2倍以上のピン速度と帯域幅密度に加え、優れた電力効率を実現します。
そして最後に、Intelは組み込みマルチダイ・インターコネクト・ブリッジ（EMIB）とFoverosテクノロジーを統合し、「co-EMIB」と呼ばれる技術を開発しました。前者はAMDのGPUコアとHBMメモリを統合したKaby Lake-Gプロセッサに既に搭載されており、後者はメモリメーカーに好まれている3Dスタッキング手法（チップを面と面を合わせてはんだ付けする手法）をCPUとFPGAの設計に適用しています。
co-EMIB は、2 つ以上の Foveros 要素を相互接続して、少なくとも Intel によれば、単一の途切れないシリコンに近いパフォーマンスを実現します。®
