背景：フラッシュメモリの世界は3D NANDへと移行しつつあり、36層、48層、72層、または64層のフラッシュセルを搭載したチップや、96層チップの試作が進められています。2D NANDからどのように進化してきたのでしょうか？
2D または平面 NAND がフラッシュ セルの単層であると言うことは事実であり、3D NAND が層状であると言うことも事実ですが、3D NAND は実際には 2D NAND の層を積み重ねて製造されているわけではありません。
これは実際には、2D NANDセルの向きを水平から垂直に反転させ、フラッシュセルをストリングまたはピラー状に積み重ねることで構成されます。これはダイの構造に影響を与えます。
これらの結果を理解するには、2D NAND がどのように配置されているかを把握する必要があります。
2D平面NAND
NANDセルは、セル自体、ワード線、ビット線で構成されています。セルはトランジスタ、つまりフローティングゲートMOSFET（金属酸化物半導体電界効果トランジスタ）であり、電荷を蓄積します。フローティングゲートの上部には制御ゲートがあり、制御ゲートとフローティングゲートはSiO 2などの絶縁体または誘電体によって分離されており、制御ゲートはフローティングゲートと下部の基板を分離しています。
フローティングゲートに電子が存在するかどうかによって、バイナリの1または0の状態を信号で示します。電子が存在する場合、トランジスタには電流が流れず、論理値（バイナリ値）は0になります。
フローティング ゲートから電子が取り除かれると、トランジスタは電気を伝導し、バイナリ 1 の信号を送ります。セルは、フローティング ゲートに電子を送り込むか、フローティング ゲートから電子を取り除くことで動作します。
フラッシュセル図
ワードラインは、超高純度シリコンであるポリシリコンの水平ストリップであり、トランジスタ（セル）の制御ゲートに接続します。
ビットラインはセルのドレインに接続されています。ワードラインとビットラインに印加される異なる電圧の組み合わせによって、セルの読み出し、消去、または書き込み（プログラム）動作が決定されます。フローティングゲートの電荷の有無は、制御ゲートとフローティングゲートの組み合わせに電流が流れる閾値に影響を与えます。
消去された NAND セルのしきい値電圧は負になりますが、プログラムされたセルのしきい値電圧は正になります。
セルの読み出しは、制御ゲートに電流を流し、セルのソースからドレインへ電流が流れるかどうかを確認します。電流が流れていない場合は、フローティングゲートに電子が充電されています（バイナリ0）。バイナリ1は、ソースからドレインへ電流が流れ、フローティングゲートが充電されていない状態です。
セルに書き込みまたはプログラムするには、制御ゲートに高い電圧を印加し、電子を下にある基板から絶縁層を越えてフローティング ゲートに移動します (充電)。
セルを消去するには、基板に高電圧を印加して、電子がフローティング ゲートから絶縁層を越えて基板に流れるようにします。
NAND セルは、端から端まで接続されて行または文字列に配置されます。
NANDセルストリング図。クリックして拡大
ストリングは通常32個または64個のセルで構成されています。ストリングは、一方の端がソースラインに、もう一方の端がビットラインに接続されます。ストリングは最小の読み出し単位です。ストリング（ビットライン）とグランド選択トランジスタは、ビットラインの両端にある制御機構です。
ページとは、ワードラインを共有するセルの列であり、数千個のセルで構成されています。4Kページは4,096バイト、つまり32,768ビットで構成され、各ビットはNANDセルです。
ブロックは、ページ (行) と文字列 (列) で構成される 2D マトリックスまたは配列です。
フラッシュ ダイにはフラッシュ セルの行と列があり、ビット ラインはセルへの水平接続を提供し、ワード ラインは垂直接続を提供します。
下の図は、水平方向に1行、水平方向に1列のNANDセルアレイを簡略化して示しています。ビットラインとワードラインの接続が示されています。ビットラインとワードラインは互いに接触しません。
次に、他の行と列を追加して、2D または平面配列を表現しましょう。
2D NANDアレイの概略図
3D NANDに移行するには、個々のNANDセルを垂直、つまり直立方向に反転させる必要があります。つまり、ビットラインストリングが垂直に反転することになります。つまり、ビットラインはセル全体にわたって垂直に走る必要があるということです。
これを考案するには、東芝の研究者の天才的なひらめきが必要でしたが、それについてはパート 2 で説明します。®
