RISC-V サーバー チップ設計の Ventana Micro Systems は、第 2 世代の Veyron プロセッサをリリースし、より多くのコアを搭載し、顧客が特注のシステム オン チップ (SoC) ブループリントにカスタム アクセラレータ ビットを追加できるようにしました。
Ventana は、市場の他のアーキテクチャに匹敵するパフォーマンスを発揮できるデータセンタークラスのプロセッサを求める顧客をターゲットに、昨年の RISC-V サミットで第 1 世代キットである Veyron V1 を発表しました。
クパチーノの RISC 系スリンガーは、ハイパースケーラーなどの顧客が特定の処理要件を満たすために SoC で複数のチップレットを組み合わせることができるという考えのもと、主に既製のマルチコア チップレットの形で製品を販売しています。
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Ventana のマーケティングおよび製品担当副社長、Travis Lanier 氏によると、Veyron V2 には RISC-V 仕様のすべてのアップデートが組み込まれており、チップレット同士を接続するための標準として、V1 で採用されていた Bunch of Wires (BoW) システムではなく、Universal Chiplet Interconnect Express (UCIe) に準拠しています。
Veyron V2 は、今年の RISC-V 命令セット プロファイルである RVA23 機能セットをサポートし、RISC-V 入出力メモリ管理ユニット (IOMMU) 仕様を実装しています。
ラニアー氏によると、IOMMU仕様の承認は「RISC-V分野において大きな出来事でした」。「仮想マシンがあり、PCIeデバイスの1つに直接アクセスしたい場合、切り替えのためにソフトウェアのオーバーヘッドを一切かける必要がなくなるため、これはデータセンターアプリケーションにとって非常に重要な機能です」と彼は説明した。
これは、RISC-V を中心とする必要なアプリケーション エコシステムの構築を目的とした業界プロジェクトである RISE 互換性の重要な部分でもあると彼は主張しました。
Ventana社はRISC-V Vector Extension仕様を活用し、コアにベクトル処理ユニットを追加しました。これは512ビット幅で、Ventana社が「AI Matrix Extensions」と呼ぶ機能も備えています。Lanier氏は、これが「生成AIや推論ワークロードの一部に大きく貢献する」と述べています。
さらに、Veyron V2の各チップレットは、前世代の16コアから最大32コアまでサポートするようになりました。クロック速度とコア総数は3.6GHz、最大192コアのままです。キャッシュサイズも増加し、コアあたり1MBのL2キャッシュと、最大128MBのクラスターレベル共有L3キャッシュを搭載しています。
ラニアー氏は、ヴェイロンV2のすべての変更により、前世代に比べてパフォーマンスが約40パーセント向上したと主張した。
ペダルを踏み込む
Veyron V2は、顧客がSoCにカスタムアクセラレータチップレットを追加できる機能であるDSA（ドメイン特化型アクセラレーション）もサポートしています。Lanier氏によると、これはデータセンターにおける圧縮や暗号化、ネットワークにおけるTCPオフロード処理、データベースにおけるキー/バリュー処理といった特定のワークロードを強化したいハイパースケール顧客を対象としています。
これらのアクセラレータ チップレットは、Ventana が追加したカスタム命令を介して Veyron コアによってサポートされており、これは RISC-V アーキテクチャ全体の大きなセールス ポイントの 1 つです。
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この場合、カスタム命令によってソフトウェアがアクセラレータを呼び出すことが可能になり、これは、浮動小数点ユニット (FPU) がオプションの別個のチップであった時代に Intel プロセッサが FPU を呼び出す命令を持っていた方法のエコーと見ることができます。
Veyron V2 のもう一つの特徴は、サーバーのメモリからデータが盗まれる可能性のある Spectre や Meltdown の脆弱性など、サイド チャネル攻撃に対してより耐性を持つように設計されていることです。
ラニアー氏はこれが具体的に何を意味するかについては明言を避けたが、ヴェイロンのチップではそのような攻撃が不可能という意味ではなく、単にこうした攻撃の実行方法を認識した上でV2が設計されているだけだと強調した。
「これらすべてが明らかになった後、設計を開始するという贅沢な状況にありました」と彼は述べ、データセンターの顧客が影響を受けたサーバーにソフトウェアパッチや緩和策を実行するコストは、パフォーマンスに10％、場合によっては20％もの影響をもたらす可能性があると付け加えた。
Veyron V2シリコンは、2024年後半に発売される予定です。
昨年のV1では、チップレットはTSMCの5nmプロセスノード向けに設計されました。Ventanaは今年、V2チップレットをどのファウンドリが製造するかは明らかにしていませんが、5nm未満のプロセスで製造されると述べています。®
