裏面電源はアブラナ科の野菜の食べ過ぎと関係があると思っていたら、考え直してください。Intel は、トランジスタへの電源ラインを信号ラインから分離し、チップレイアウトを簡素化する方法として、将来のチップにこれを実装しています。
正式名称をPowerViaというこの技術は、すべてが順調に進めば、2024年前半にIntel 20A製造プロセスノードで製造されたチップに導入され、続いてIntel 18Aに導入される予定です。
そして、この技術がうまくいくことをできるだけ確実にするために、同社は、現在生産中で今年末までに発売予定のプロセッサ向けに増産中のインテル 4 ベースの「内部プロセス ノード」を使用して製造されたチップを介して、この技術を構築し、テストした。
インテルはこのテーマに関して2つの論文を発表しており、来週京都で開催されるVLSIシンポジウムでこれらの研究結果を発表すると発表した。
裏面電源供給とは、基本的にはトランジスタに電力を供給する電源ラインを、チップが製造されるシリコンウエハの裏面に配置することです。しかし、その実装はそれほど簡単ではありません。
この技術は、プロセッサなどの高度なチップの高密度化に伴う問題に対処するために開発されました。これらのチップは、トランジスタからボトムアップ方式で製造され、その上に配線層を追加することで回路が構成されます。これには現在、トランジスタに電力を供給する電源線も含まれます。
Intel によれば、問題は相互接続層が複雑で乱雑な網目構造になっており、チップのパフォーマンスに影響を及ぼし始めている可能性があることであり、そのため、電源ラインを分離すると物事が簡素化されるという。
「トランジスタを微細化してスケーリングと性能を向上させると、その上の配線層もすべて微細化する必要があります。そして、これらの配線層はすべて、信号線と電源線のリソースを共有しています。そのため、これらの配線を非常に積極的に微細化すると、問題が発生し始めます」と、インテルの技術開発担当副社長、ベルンハルト・セル氏は述べています。
「まず、これらを非常に小さなサイズに縮小するには非常にコストがかかります。これらの層をパターン化するために、より多くのUV層を使用する必要があります。また、バンプ（外部接続）からトランジスタに至るまでの電圧降下が大きくなります。これは、通過する金属線やビアがますます小さくなるためです。トランジスタ間の信号経路は、様々な極小の配線を経由します。これらの配線が細かすぎると、遅延が大きくなります」と彼は説明した。
インテルによると、その答えは、電源ラインをウェハの裏側に移動し、相互接続配線のためのスペースを確保することだという。
「これにはいくつかの利点があります。まず、トランジスタの裏面に非常に直接接触できるため、電圧降下が非常に少なくなります。さらに、下層の金属層を電源線と共有する必要がなくなるため、金属層のピッチを緩和できます」とセル氏は述べた。
Intelは、これにより相互接続配線の構築コストが削減され、パフォーマンスも向上すると考えています。まさに双方にとってメリットのある結果と言えるでしょう。
しかし、インテルはここ数年、新しい製造技術に関する問題が広く報じられており、その問題によりサファイア・ラピッズ・プロセッサの導入は幾度となく延期されてきた。同社が慎重になるのも無理はないだろう。
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「我々は過去から学んでいることを皆さんに確実に知ってもらいたかった」とセル氏は記者会見で述べた。「時には、同時にあまりにも多くのことを導入しすぎて、実行に問題が生じてしまったこともある」
Intel 20Aでは、現在2つの大きな変更が計画されています。現在のFinFETトランジスタ設計からRibbonFETへの移行と、PowerViaです。「開発段階でこれらを分離することで、1つを確実に検証し、開発を完了してから、次の1つに集中できるようにすることで、リスクを軽減しています」とセル氏は述べています。
この分離には、既存の既知の良好なテクノロジーに基づいてテスト デバイスを構築し、PowerVia と FinFET トランジスタを組み合わせて、今後登場する Meteor Lake プロセッサの E-core 電力効率の高い CPU コア設計を使用して、コード名 Blue Sky Creek というチップを実装することが含まれていました。
「インテル 4 の FinFET プロセスを採用し、Nano TSV (シリコン貫通ビア) を追加し、インテル 20A で使用しているのと同じフロントエンド相互接続を追加し、その上にバックサイド電力供給ネットワーク プロセス全体を追加しました」とセル氏は語った。
「このチップはインテル 20A に似ていますが、リボンFET の代わりに FinFET が搭載されており、優れたリスク軽減プロセスを実現しています。そのため、このチップが優れている場合、リボンFET にのみ注力すればよいのです」と、同氏は説明した。
インテルによると、テストチップはIntel 4リファレンスデザインと比較して、電圧降下が30%以上減少し、性能が6%以上向上したという。また、電源ラインを裏面に移動したことで、ダイの広い領域で90%を超える高いセル使用率も達成したという。
インテルは、来年発売されるIntel 20Aベースのチップにおいて、バックサイド・パワー・デリバリー（BPD）を初めて実装すると主張しています。これは、クライアントPC向けの次期プロセッサ「Arrow Lake」に搭載されると予想されています。
「AIやグラフィックス分野では、より小型で高速、そしてより強力なトランジスタを必要とするユースケースが数多くあり、この配線のボトルネックはますます大きな問題となっていました」とセル氏は述べた。「電源配線を裏面に移動することで、こうした懸念の多くに対処でき、この取り組みを大きく前進させることができるのです」と彼は主張した。®
