新たな次元、新たな銀河。銀河間平面：3D NANDの旅にご参加ください

分析2D NAND から 3D NAND への移行を理解するための私の試みの第 1 部は、2D NAND がどのように作られるかを理解することから始まり、3D NAND への発展を理解できるようにしました。

簡単にまとめると、2D または平面 NAND の重要な特徴は、ビットライン ストリングで構成されていることです。ビットライン ストリングとは、フラッシュ ダイ上に直列に接続された個々のセルが列状に並べられ、ワード ラインはビット ラインに対して直角に走りますが、ビット ラインには接触しません。

何が起こるかを説明するために、東芝の BiCS (Bit Cost Scalable) 3D NAND を使用します。

最初に理解すべき 3D NAND の概念は、平面 NAND セルが垂直方向に反転され、以前は水平だったセルが垂直になるというものです。

第二に、東芝の BiCS 方式では、セルの列を中央で長くしてそこに空間を形成し、その空間を下部に残して両側を直立させた U 字型に形成します。

これは概念図であり、物がどのように作られるかを示すものではありません。

このビット ライン ストリングの折り畳みを上記の東芝の BiCS コンセプトに関連付けるために、別の図を使用しましょう。

ワードラインとビットラインはどうなるのでしょうか?

2D NANDでは、ワード線はポリシリコンの水平方向のストライプです。3D NANDでは、ポリシリコンの水平方向のシートです。半導体プロセスでは、これらの交互層はどのように形成されるのでしょうか？

Jim Handy 氏は次のように書いています。

次に、このフラッシュ化学コンポーネント層ケーキにエッチングで基板まで一連の円形の穴を切り込み、交互にコンポーネントを充填してフラッシュセル構造を構築する必要があります。

ハンディ氏は、「3D NANDの穴は、約2.5～3µm、つまりTSVの高さの1/15～1/20程度の層のみを貫通しています。これらの穴はNANDストリングを構築するために使用されます」と説明しています。

これをさらに別の図で視覚化することができます。

ステップ2は穴のエッチングです。ステップ3は、穴の内側を誘電体酸化物でコーティングし、制御ゲートと浮遊ゲートの間に絶縁層を形成することです。

ステップ4では、狭くなったホールの壁にシリコン窒化物電荷トラップライニングを堆積することで、フローティングゲートを作成します。ステップ5では、酸化膜を用いてそのライニングを行い、ステップ6で形成されるポリシリコン充填層から絶縁します。

ラベルのない SanDisk イメージは最終結果を示しています。

ハンディ氏はこう書いている。

層数が増えるほど、穴のエッチングはより精密かつ正確でなければならず、エッチングされた穴の内側に均一な堆積層を形成することがより困難になります。アスペクト比は極めて厳密に制御する必要があります。

次に、このように構築された「アップ」ビットライン列の制御ゲートを、対応する「ダウン」列の制御ゲートから分離する必要があります。これを実現するために、隣接する接続された列の間に、アレイの長さ方向に長いスリットが切られます。

3D NANDのセル形状の縮小は、平面NANDのセルサイズの縮小とは異なります。ハンディ氏は次のように述べています。「セルサイズの縮小には層を薄くする必要があります。問題は、穴の直径を縮小するとアスペクト比が悪化することです。これはタブーです。」

3D NAND チップにはさまざまな種類の穴があることを理解する必要があります。

ビアはシリコンダイを部分的に貫通する穴です。

ジム・ハンディ氏はこう語る。「TSVはダイ/ウェーハを貫通します。一方、ほぼすべてのチップに見られる垂直接続は、単に『ビア』と呼ばれます。これらのビアは通常、10nm程度の二酸化シリコン層を貫通します。場合によっては、これらの層を複数、例えば5層貫通することもあります。それでも、TSVの深さ50µmの1,000分の1に相当します。」

ビアは、適切な材料の適切な層で止まるように、その深さを正確に制御する必要があります。

Micron、Intel、Samsung、SK Hynixはそれぞれ独自の3D NAND製造プロセスを有しており、東芝のプロセスとは細部において異なります。しかし、東芝のプロセスを理解することで、3D NANDチップの製造に必要な、極めて困難で複雑な製造プロセスを理解することができます。®