インテルは、シリコンベースの量子プロセッサの実現に向けて、標準的な製造プロセスの最適化と、300mmウエハー全体にわたって得られる個々のデバイスの品質をテストする手段の開発という2つの進歩を遂げたと述べている。
サンタクララのチップメーカーは、従来のプロセッサチップを量産するのに使用されるのと同じ半導体製造プロセスを使用して大量生産できる量子コンピューター用のスピン量子ビット技術の開発に長年取り組んできた。
ネイチャー誌に掲載された研究論文の中で、シリコンバレーのこの企業は、過去数十年にわたり同社のチップがパソコンに搭載されてきたのと同じ方法で、フォールトトレラントな量子コンピュータに搭載するという究極の目標に同社を一歩近づけるための最新の進歩を明らかにした。
インテルによると、この進歩は、2022年10月に初めて実証された、テスト目的でシリコンウエハー全体を収容できるほどの大きさの極低温チャンバーである極低温ウエハープローバー（別名クライオプローバー）の使用によって可能になったという。これにより、同社はシリコン量子ビットデバイスの「新しい統計的特性評価」を実行し、製造できるデバイスの歩留まり、均一性、忠実度を反復的に改善することができた。
インテルのクライオプローバー – クリックして拡大
フルウェーハプロービングは半導体業界のテストの標準ですが、ほとんどの量子デバイスを極低温まで冷却する必要があるため、これまではデバイスを一度に 1 つずつテストするのが一般的でした。
インテルによると、スピン量子ビットアレイは数個の量子ドット程度までしか実現できていないが、実用的な量子応用には物理的な量子ビット数を大幅に増やす必要がある。そのためには、数十億個のトランジスタを搭載した現在のプロセッサチップに匹敵する密度、体積、均一性を備えたスピン量子ビットデバイスを実現するための製造技術が必要となる。
これは、インテルが以前発表したように、同社の量子ドット技術が単一電子トランジスタをベースとしているためです。単一電子がトランジスタゲートの下に閉じ込められ、そのスピンと呼ばれる量子特性が量子ビットを表すために用いられます。
インテルの論文「300mm スピン量子ビット ウェーハ全体にわたる単一電子のプローブ」では、チップメーカーが「シリコン/ゲルマニウム (Si/SiGe) ヘテロ構造 (基板) 上にスピン量子ビット デバイスを製造するための最適化された業界互換プロセス」と呼んでいるもの、および 300mm 半導体ウェーハ全体にわたってスピン量子ビット デバイスに関する大量のデータを収集するための極低温プローブ プロセスについて詳しく説明しています。
ここでの「極低温」とは、量子ビットデバイスの特性を測定するためにウェハー全体を絶対零度近くまで冷却する必要があることを意味し、そのような低温でのウェハープローブはごく最近になって可能になったとインテルは指摘している。
インテルの研究者が本論文のためにテストしたスピン量子ビットデバイスは、オレゴン州にあるインテルのD-1研究開発工場で製造された。この工場では、同社のCMOSロジックプロセスが開発されている。ホスト材料は、300mmシリコンウェハ上に成長したシリコン/ゲルマニウム（Si/SiGe）基板である。
論文によれば、量子ドットゲートのパターン形成は極端紫外線（EUV）リソグラフィーによる1回のパスで行われ、研究者らは50nmから100nmのゲートピッチを調査することができた。
高歩留まりを実現するために、産業用トランジスタ製造プロセスを組み合わせた手法を採用しました。量子ドットは平面構造で定義され、制御された蓄積に用いられるゲートは1層で形成され、ゲート電極は高誘電率複合スタック（「ハイκスタック」）によって基板から分離され、隣接するゲートは「スペーサー」スタックによって互いに分離されています。
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インテルが論文で詳述しているデバイスのばらつきと性能を向上させるための重要なアプローチの一つは、高誘電率（High-κ）スタック内の固定電荷を低減し、ゲート層アーキテクチャを最適化することです。固定電荷は、堆積時のスペーサープロセスの温度を制限することで低減でき、低温での高誘電率スタックの結晶化を抑制することができると同社は主張しています。
最適化後、インテルの研究者は、ゲートピッチ60nmで作製された12量子ドット（12QD）デバイスの測定により、製造プロセスの特性を明らかにしました。12QDデバイスは、12個の量子ドットの直線配列と、中央のスクリーニングゲートによって分離された4つの対向するセンサードットで構成されています。
これらは、Intel が昨年から実験のために研究機関に引き渡している Tunnel Falls 12 量子ビット テスト チップに類似している可能性があります。
量子ドットアレイは、単一スピン量子ビットや交換のみの量子ビット（4量子ビットアレイ）など、様々なスピンエンコーディングにおける物理量子ビットとして動作させることができる。論文によると、スピン量子ビットのエンコーディングに応じて、オプションでマイクロ磁石層をデバイスに追加することができ、中央の遮蔽ゲートからマイクロ波電場を供給して、電気双極子スピン共鳴によって量子ビットを制御することができる。
Intel は、この製造方法の歩留まりを分析するために、ウェーハ全体で 232 個の 12QD デバイスをテストし、オーミック接点、ゲート、量子ドット、および完全な 12QD デバイスのコンポーネント歩留まりを計算していると述べています。
使用されたクライオプローバーは、極低温技術企業のブルーフォースとウエハーレベル試験設備のAEMアフォアによって製造されたもので、インテル社によると共同開発とのことだ。300mmウエハーを約2時間でロードし、ベース温度1.0Kまで冷却することができる。
試験では、ウェーハステージ制御とマシンビジョンアルゴリズムを用いて、個々のデバイスをプローブピンに位置合わせします。ウェーハはプローブピンに接触し、室温で電圧源、電流・電圧検出器と電気的に接続されます。
論文で示された例では、チップメーカーは、多数のゲート（10,000個超）がテストされ、問題のウェーハ上で動作していることが判明したと述べ、これがゲート製造プロセスの一貫性を証明するものだと主張しています。
量子ドットの収率は99.8パーセントと推定され、12個の量子ドットの線形アレイと4つの電荷センサーを含むデバイス全体の収率は96パーセントであると主張された。
インテルの論文では、同社が達成できる高いデバイス歩留まりとクライオプローバーテストを組み合わせることで、インテルがスピン量子ビットを研究して改良することが容易になり、希釈冷凍機の段階で歩留まりや静電気による障害を排除できると結論付けています。
「クライオプローバーによる大量テストは、変動や無秩序を減らすためのプロセス最適化と、量子コンピューティングアプリケーション向けの最先端のテストチップを特定するためのより高度なパフォーマンススクリーニングを継続的に可能にするだろう」と論文の著者らは述べている。
「これらの結果は、今日のスピン量子ビットデバイスの規模と信頼性の新たな基準を確立し、将来のより大規模で複雑なスピン量子ビットアレイへの道を開くものです。」
この論文は、インテルが信頼性の高い量子プロセッサを実現するのに十分なスピン量子ビットシリコンをいつ生産できるかについては予測を避けている。しかし、同社は以前、インパクトを与えるほどの規模と信頼性を備えた量子技術は「2030年以降まで」実現しないと述べていた。®
